要编写VHDL代码来计算MACHX03LF-6900C-CABGA256计数器时钟的频率，你可以使用以下步骤进行解决：

1. 首先，你需要定义一个计数器实体和架构。以下是一个简单的示例：

entity counter is
    generic (
        WIDTH : integer := 8    -- 定义计数器的位宽
    );
    port (
        clk : in std_logic;     -- 时钟输入
        reset : in std_logic;   -- 复位输入
        count : out std_logic_vector(WIDTH-1 downto 0)  -- 计数器输出
    );
end counter;

architecture behavioral of counter is
    signal internal_count : std_logic_vector(WIDTH-1 downto 0);
begin
    process(clk, reset)
    begin
        if reset = '1' then     -- 复位时将计数器清零
            internal_count <= (others => '0');
        elsif rising_edge(clk) then  -- 上升沿时进行计数
            internal_count <= internal_count + 1;
        end if;
    end process;
    
    -- 将计数器输出赋给count端口
    count <= internal_count;
end behavioral;

2. 接下来，你可以编写一个测试台来验证计数器的功能并计算时钟频率。以下是一个示例：

entity counter_testbench is
end counter_testbench;

architecture testbench of counter_testbench is
    signal clk : std_logic := '0';
    signal reset : std_logic := '0';
    signal count : std_logic_vector(7 downto 0);
begin
    -- 实例化计数器
    uut : entity work.counter
        generic map (
            WIDTH => 8
        )
        port map (
            clk => clk,
            reset => reset,
            count => count
        );
        
    -- 时钟生成
    process
    begin
        while true loop
            clk <= '0';
            wait for 5 ns;
            clk <= '1';
            wait for 5 ns;
        end loop;
    end process;
    
    -- 复位信号生成
    process
    begin
        reset <= '1';
        wait for 10 ns;
        reset <= '0';
        wait;
    end process;
    
    -- 在仿真结束时输出计数器时钟频率
    process
    begin
        wait for 100 ns;
        report "Clock frequency: " & integer'image(integer(1e9) / (to_integer(unsigned(count)) * 10)) & " Hz";
        wait;
    end process;
end testbench;

3. 编译和仿真你的代码，并观察仿真结果。你将在仿真结束时看到计数器时钟的频率输出。

请注意，上述代码只是一个示例，你可能需要根据你的具体需求进行修改和扩展。