以下是一个示例的Makefile，可以编译所有的.c文件而不需要手动指定它们：

# 定义源文件目录和对象文件目录
SRCDIR := src
OBJDIR := obj

# 查找所有的.c文件
SRCS := $(wildcard $(SRCDIR)/*.c)

# 生成所有的对象文件
OBJS := $(patsubst $(SRCDIR)/%.c, $(OBJDIR)/%.o, $(SRCS))

# 目标文件名
TARGET := myprogram

# 编译器和编译选项
CC := gcc
CFLAGS := -Wall

# 默认目标
all: $(TARGET)

# 生成目标文件
$(OBJDIR)/%.o: $(SRCDIR)/%.c
	$(CC) $(CFLAGS) -c $< -o $@

# 生成可执行文件
$(TARGET): $(OBJS)
	$(CC) $(CFLAGS) $^ -o $@

# 清除生成的文件
clean:
	rm -f $(OBJDIR)/*.o $(TARGET)

在上面的示例中，Makefile首先定义了源文件目录（SRCDIR）和对象文件目录（OBJDIR）。然后通过使用通配符和模式替换，找到所有的.c文件并生成对应的对象文件列表。接下来，定义了目标文件名（TARGET），编译器（CC）和编译选项（CFLAGS）。

Makefile中的默认目标是生成目标文件（$(OBJDIR)/%.o），它依赖于对应的源文件（$(SRCDIR)/%.c）。在生成目标文件的规则中，使用了自动化变量$<和$@，分别代表依赖文件和目标文件。

最后，定义了生成可执行文件的规则，它依赖于所有的目标文件。在生成可执行文件的规则中，同样使用了自动化变量$^和$@，分别代表所有的依赖文件和目标文件。

通过在命令行中运行"make"命令，即可自动编译所有的.c文件并生成可执行文件。要清除生成的文件，可以运行"make clean"命令。